[SpinalHDL] 從建立工程到查看仿真波形

折騰一下發現還是IntelliJ更好用一些，所以接下來采用IntelliJ IDEA學習SpinalHDL 安裝環境不再贅述 建立工程 建立工程官方推薦的辦法是從SpinalTemplateSb ...

[SpinalHDL] 時鍾輔助參數設置

在verilog中只需要規定一個input clk 就能當做輸入時鍾，最終給他添加一個約束即可。 但是在spinalHDL中，時鍾的設計就復雜一些，主要是“時鍾域”的概念，在設置時鍾域的時候，就會帶 ...